モジュールの入出力信号を自動抽出して、csvか何かファイルに出力できたら便利だと思ったので、試しにSystem verilogのparserを作ってみようとしました。で、以下System Verilogの言語仕様を読んでみたんですが、難しい笑 http://www.ece.uah.edu/~gaede/cpe…