Chiselで簡単なaxi4-lite busを書いてみました

chiselのSlaveモジュールらしきものができたので、次にBUSを書いてみることにしました。あまりにひどいbusですが、ひとまず、interfaceの切替ができて満足しました。

chiselは書きやすく、Interfaceを「<>」で簡単に接続できました。また、「:=」でInterfaceを接続するとverilogのassignと同じような結びつけも可能でした。

ただ、一部難あり、これいけるだろうという接続が、Loopになっていると怒られてしまう現象がありました。しょうがないのでRegで叩いて接続させましたが、バグなんじゃないかと思っています。

chisel覚えるためにざっと書いただけなので、設計も何もない恐ろしいくらいひどいchiselモジュールが次々と出来上がってきました笑

というわけで、次はそろそろリファクタリングしようかと思っています。