チゼルの一ヶ月

Chisel 高位合成

建国記念日からChiselを初めて、1ヶ月が経ちました。その間にインチキモジュールを作り続けました笑そして、Vivadoで合成し、FPGAに乗せて動作確認をしました。 FPGAのテストするための環境も作成してみました。 1ヶ月の中で、Chiselは本当に便利で生産性…

2020-03-12

わかりやすかったchiselの入門サイトについて

Chisel

最近、chiselのことが少しわかってきたので、学びが多かったサイトをまとめます。当たり前かもしれませんが、結局公式サイトが情報が多くわかりやすかったです。公式サイト URL: Chisel/FIRRTL: Home チートシート URL: https://inst.eecs.berkeley.edu/~c…

2020-03-12

Chiselで複数のパッケージを組み合わせる方法を調べました

Chisel

Chiselで複数のパッケージを組み合わせ方を調べてみました。今回はChiselのSoCプロジェクトであるrocket-chipを調べてみました。 rocket-chip/src/main/scala at master · chipsalliance/rocket-chip · GitHub モジュール種毎にディレクトリを分けることが…

2020-03-11

RiscVの内部動作モニタに、Python cmdライブラリを使ってみました話

Python 実機 RISC-V

最近、RISCVとuartが使えるようになったので、RiscVの内部挙動を確認できるように、モニタを作ってみることにしました。ひとまず、以下をモニタ可能にしてみました。 PCとして命令アドレス内部レジスタダンプで、ハード的にモニタ可能にしたあとは、ター…

2020-03-11

Chiselで分周クロックを作って、RISCVの合成をTiming Metさせました!

FPGA Chisel Vivado RISC-V

先日、Vivadoで合成したら、タイミングMetしませんでした。そのため、何らかの対策をすることが必要になりました。それは、パイプライン設計とマルチクロックです。 thira2.hatenablog.com パイプラインは中々に手間なので、マルチクロックにしようと思い…

2020-03-09

chiselで適当に書いたRISCVをVivadoで合成したら、Timing割れしまくって困っている話

RISC-V Chisel Vivado 実機

先日、RISCVを作ったので試しにFPGAで合成してみることにしました。 LUTが5000くらいでFFが1200くらいとなかなかに小型であることはわかりました。問題はここからで、タイミングがまったくMetしていません。 125MHzで8ns周期なのに、WNSが-5.5nsと惜しくも…

2020-03-08

シリアル怪奇現象の正体見たり、「使用しているライブラリの仕様には注意」

FPGA Hardware 実機

先日、FPGAにシリアル接続すると、データが化けるという怪奇現象が発生することがわかりました。 thira2.hatenablog.com 原因が不明でオシロスコープやロジアナでみないといけない(持ってないですが)と思ったのですが、識者の方からのコメントではボーレー…

2020-03-05

Vivadoの制約ファイル(xdc)について

Vivado

最近、Vivadoを触るようになってきたので備忘のために、制約をまとめていきます。まずは最も簡単なPIN設定、クロック制約の記載例です。とりあえず、簡単なデザインであればこれだけあればひとまず動きます笑今回クロックは125MHzと高速に思えるのですが…

2020-03-05

シリアルの怪奇現象を追っている話

Chisel FPGA Hardware 実機

先日、Uartの通信がPCとFPGA間でできるようになったので、次にFPGAにChiselのMemを置いて書き込めるか確認しようとしました。他にもGPIO設定できるものや、スイッチの設定値を読める機能もついでに追加しました。で、テスト用のプログラムを作って、動作…

2020-03-03

FPGAとシリアル通信しました

Chisel Hardware FPGA

先日、Chiselでシリアル通信のループバックモジュールを作成しました。 Chiselでテストしようとしたのですが、1データテストするのに1分くらいかかることがわかりました。 UARTの転送bit数は8bitなので、全部テストするのに、256分くらいかかるということで…

2020-03-03

Chiselでシリアル送信器のテストしていたら、OutOfMemoryError: Java heap spaceが発生した話

Chisel FPGA Hardware

先日、chiselでシリアル受信器を作成したので、次に送信器を作ってみました。以下のようなループバックになるようにしてみました。シリアル受信器で受診したデータを送信器に送る。送信器はPCに送り返す。 chiselのテストは送受信で行うので、時間として…

2020-03-02

Vivadoを使ってChiselで作ったシリアル受信器をFPGA上で動作確認しました

FPGA 実機 Hardware Vivado

先日、Uart受信器を作ったので、試しにFPGAで動かしてみることにしました。 FPGAは、大昔に購入しずっと眠っていてホコリをかぶっていた、Digilent Zybo Zynq-7000を使ってみることにしました。以下ボードなんですが、数万ゲートは対応できそうなので、RISC…

2020-03-01

Chiselで簡単なUART受信機を作ってみました

Chisel

RISCVもできてきたので、次にRISCVに外部から接続する方法を考えてみました。本来であればRISCVデバッガを作れば良いのですが、以前調べたところ、あまりにも難解なので、今回はskipすることにしました。となれば、最も簡単なのはUART一択ということで、簡…

2020-03-01

Chiselで2 portメモリの作り方

Chisel

先日、Chiselで2 portメモリを作ることが必要になりました。しかし、どうやって作れば良いかわからなかったので、調べてみると以下公式サイトに記載ありました。備忘のために記載します。単純に二つのポートを書けばよかったんですね。 Mem keyword in Ch…

2020-03-01

Chisel/Verilogの右シフトについて

Chisel

先日、ChiselでRISCVを作っている時に、算術右シフト(負の値のときに上位bitは1詰め)と論理シフト(なんであれ0詰め)があることがわかりました。少し戸惑ったので、備忘のために記載します。 Chiselの右シフト Builtin Operators · freechipsproject/chisel…

2020-02-29

RISCVデバッグ仕様について眺めてみました。

RISC-V

先日、RV32Iもどきを作ったので、次に何を作ろうかと思いました。そんな気分で、ricvの公式サイトをぼんやり眺めていると、なんとRISCVにはデバッグ仕様が存在することが判明しました。そんなわけで、RISCVのデバッガを作ろうとしました。 Debug Specifica…

2020-02-29

chiselで簡単なRV32Iもどきを作りました

Chisel RISC-V

先日からコツコツRISCVを作ってたんですが、とりあえず spikeとのレジスタチェック、命令トレースチェック環境を構築し、簡単なMain関数の実行が適切に流れるところまで確認しました!! 以下の設計方針で簡単に作成しただけですが、ある程度早めに良い感じで…

2020-02-27

chisel/scalaでunsigned intの扱いに苦労した話

Chisel

chiselというより、scalaですが、unsigned intの扱いに苦労したので、備忘のために記載します。 RISCVの命令は32bit幅で、命令をtxtファイルに記載して、テストベンチで読み込むことにしました。 scalaでtxtファイルを読み、Unsigned Int(32bit)にして、dut(…

2020-02-25

参加すべき大切な会に行かなかった話

ライフログ雑多

先日、血縁者の集まり?のような参加すべき大切な会がありました。もう長年会話していないような関係ではあったのですが、周りからは行くべきと言われてました。会の1ヶ月前から行かないと行っていたのですが、間際になるにつれて、行くべきなんじゃないか…

2020-02-25

spikeで簡単なプログラムを流して、レジスタダンプを取得できることがわかった話

RISC-V

chiselでRISC-Vを作ろうとしたのですが、まずプログラム開発環境を揃えることにしました。 spikeで簡単なプログラムを流す(0x0000番地の罠) RISC-Vモデルはspikeにすることにしました。公式から出ているシミュレータなので安心感があります。 spikeを使って…

2020-02-23

chiselでDMA書いてみました

Chisel Hardware

chiselで色々書けるようになってきたので、負荷をかけるために次にDMAを作ることにしました。以下のとてもシンプルなおもちゃですが、あっさりかけました。 DMAモジュール AXI4 Liteの4byte転送のみ AXI_interface/DMA.scala at master · moamoai/AXI_inter…

2020-02-23

ChiselでbundleのWire接続に詰まった話

Chisel Hardware

DMAを作成する前に、Busモジュールが複数Master/Slaveに対応できないといけないため、 Parameterでマスタ数、スレーブ数を変更できるようにしようしました。まずは本当にシンプルに以下の仕様で作成しようとしたんです。 Master側のIFモジュールで複数マス…

2020-02-22

魔法使いになれるなら使いたい呪文について

雑多

先日、ふと魔法使いになったら、何を使いたいか考えてみました。ドラクエの魔法がまず頭をよぎりました。マダンテは力使い尽くしそうでヤバそうです。メラは弱めです。ルーラが無難ですね。ザラキは危険ですね。ザオリクやベホマが使えたら、安泰な気…

2020-02-20

続chiselでリファクタリングしてみました(for/vec/reduce)

Chisel Hardware

前回、chiselでinterfaceが良い感じでにかけることがわかりました。すると、次にレジスタモジュールを良い感じで書きたくなりました。レジスタを複数書くには、verilogだと、generate文を使えば良いと思います。では、chiselだと?と思い、調べました!! モ…

2020-02-18

chiselでリファクタリングしてみました

Chisel Hardware

chiselの使い方がわかってきたので、よりまともな記述ができるようにリファクタリングしてみました。チートシートを参考にしたりしました。 chiselチートシート: GitHub - freechipsproject/chisel-cheatsheet: Chisel Cheatsheet ChiselSheet · freechipsp…